 |
| Program VHDL |
Pasti untuk para programer atau mahasiswa elektro dan informatika sudah tidak asing dengan VHDL (Very high speed integrated Hardware Description Language) adalah sebuah bahasa pemrograman VHSIC (Very High Speed Integrated Circuit) yang dikembangkan oleh IEEE (Institute of Electrical and Electronic Engineering).
VHDL adalah singkatan yang dipersingkat karena aslinya adalah VHSIC HDL. Program VHIC (Very Highspeed Integrated Circuit) dikembangkan akhir tahun 1970-an sampai awal 1980-an, berdasarkan sumber dari Universitas Waterloo :
Alat yang sudah ada (pada waktu itu tahun 1980, yaitu Ada programming language) sudah tidak sanggup untuk membuat desain hardware yang lebih kompleks sehingga akhirnya dibuatlah penggantinya dengan nama VHDL.
Inilah evolusi berdasarkan sumber dari Universitas Waterloo
1981, VHDL diusulkan sebagai bahasa deskripsi hardware
1986, VHDL diusulkan sebagai standar IEEE
1987, Standar pertama VHDL (IEEE-1076-1987)
1993, Standar VHDL direvisi (IEEE-1076-1993)
2002, Standar VHDL sekarang (IEEE-1076-2002), dan
Sekarang digunakan dengan luas oleh kalangan industri dan akademi, dengan penambahan IEEE-1164-1993 untuk mengenalkan nilai sistem logika IEEE adalah singkatan dari Institut of Electrical and Electronics Engineers, Institut inilah yang melakukan standarisasi VHDL.
bahasa pemrograman ini adalah bahasa yang digunakan untuk menggambarkan/ menjelaskan/ memodelkan (mensimulasikan dan menerjemahkan) perilaku dari dari suatu desain rangkaian digital agar menemukan bentuk yang sesuai(yang diinginkan) untuk diimplementasi pada hardware pada kehidupan nyata. Cara memahaminya nggak jauh beda dengan C++ atau Pascal, namun tidak seperti C++ yang sensitif dengan huruf besar dan kecil, bahasa VHDL tidak terlalu mempermasalahkannya.
VHDL adalah singkatan yang dipersingkat karena aslinya adalah VHSIC HDL. Program VHIC (Very Highspeed Integrated Circuit) dikembangkan akhir tahun 1970-an sampai awal 1980-an, berdasarkan sumber dari Universitas Waterloo :
Alat yang sudah ada (pada waktu itu tahun 1980, yaitu Ada programming language) sudah tidak sanggup untuk membuat desain hardware yang lebih kompleks sehingga akhirnya dibuatlah penggantinya dengan nama VHDL.
Inilah evolusi berdasarkan sumber dari Universitas Waterloo
1981, VHDL diusulkan sebagai bahasa deskripsi hardware
1986, VHDL diusulkan sebagai standar IEEE
1987, Standar pertama VHDL (IEEE-1076-1987)
1993, Standar VHDL direvisi (IEEE-1076-1993)
2002, Standar VHDL sekarang (IEEE-1076-2002), dan
Sekarang digunakan dengan luas oleh kalangan industri dan akademi, dengan penambahan IEEE-1164-1993 untuk mengenalkan nilai sistem logika IEEE adalah singkatan dari Institut of Electrical and Electronics Engineers, Institut inilah yang melakukan standarisasi VHDL.
PENGERTIAN-PENGERTIAN PENTING dalam VHDL
Simulation/simulasi
Synthesis/sintesa
FPGAs(Field-Programmable Gate Arrays)
ASICs(Aplication-Specific Integrated Circuits)
VHDL biasanya digunakan untuk menulis model teks yang menggambarkan rangkaian logika. Seperti model diproses oleh program sintesis, hanya jika itu adalah bagian dari desain logika. Sebuah program simulasi digunakan untuk menguji desain logika dengan menggunakan model simulasi untuk mewakili sirkuit logika yang antarmuka ke desain. Koleksi model simulasi ini biasanya disebut testbench.
VHDL memiliki konstruksi untuk menangani paralelisme yang melekat dalam desain perangkat keras, tetapi konstruksi (proses) berbeda dalam sintaks dari paralel konstruksi di Ada (tugas). Seperti Ada, VHDL sangat diketik dan tidak peka . Dalam rangka untuk secara langsung merupakan usaha yang umum di hardware, ada banyak fitur dari VHDL yang tidak ditemukan di Ada, seperti set diperpanjang operator Boolean termasuk nand dan juga. VHDL juga memungkinkan array untuk diindeks di ascending atau descending arah, kedua konvensi digunakan dalam perangkat keras, sedangkan di Ada dan bahasa pemrograman yang paling hanya mengindeks ascending tersedia.
VHDL memiliki file input dan kemampuan output, dan dapat digunakan sebagai bahasa untuk keperluan umum untuk pengolahan teks, tetapi file yang lebih sering digunakan oleh testbench simulasi untuk data stimulus atau verifikasi. Ada beberapa compiler VHDL yang membangun binari executable. Dalam kasus ini, ada kemungkinan untuk menggunakan VHDL untuk menulis testbench untuk memverifikasi fungsi dari desain menggunakan file pada komputer host untuk menentukan rangsangan, untuk berinteraksi dengan pengguna, dan membandingkan hasilnya dengan yang diharapkan. Namun, desainer yang paling meninggalkan pekerjaan ini ke simulator.
Hal ini relatif mudah bagi developer berpengalaman untuk menghasilkan kode yang mensimulasikan berhasil tetapi itu tidak dapat disintesis menjadi perangkat yang nyata, atau terlalu besar untuk menjadi praktis. Satu khususnya perangkap adalah produksi disengaja transparan kait daripada tipe-D sandal jepit sebagai elemen penyimpanan.
Satu dapat desain hardware di IDE VHDL (untuk implementasi FPGA seperti Xilinx ISE, Altera Quartus, Synopsys Synplify atau Mentor Graphics Designer HDL) untuk menghasilkan RTL skematik dari rangkaian yang diinginkan. Setelah itu, skema yang dihasilkan dapat diverifikasi menggunakan software simulasi yang menunjukkan bentuk gelombang input dan output dari sirkuit setelah menghasilkan testbench sesuai. Untuk menghasilkan testbench sesuai untuk sirkuit tertentu atau kode VHDL, masukan harus didefinisikan dengan benar. Sebagai contoh, untuk input jam, proses loop atau pernyataan iterasi diperlukan.
Titik akhir adalah bahwa ketika sebuah model VHDL diterjemahkan ke dalam "gerbang dan kabel" yang dipetakan ke perangkat programmable logic seperti CPLD atau FPGA , maka itu adalah perangkat keras yang sebenarnya sedang diatur, daripada kode VHDL yang "dieksekusi "seolah-olah pada beberapa bentuk chip prosesor.
Dalam kebanyakan kasus, keputusan memilih dan menggunakan kode VHDL daripada kode Verilog atau SystemC, sangat tergantung pada pilihan perancang itu sendiri dan lebih kepada ketersediaan software pendukung serta kebutuhan perusahaan.
Lebih dari satu dekade, terjadi perdebatan panjang yang tek berkesudahan diantara komunitas pengguna VHDL dengan Verilog. Mereka berdebat mengenai kode mana yang terbaik untuk digunakan dan kode apa yang lebih lengkap dalam hal aturan penulisannya. Memang diantara kedua kode tersebut memiliki perbedaan yang cukup signifikan. Namun secara filosofi konsep, perbedaan dasar dari VHDL dengan Verilog adalah mengenai konteks dari kedua bahasa itu sendiri. Verilog berasal dari tradisi “bottom-up” yang telah sering digunakan dalam industri IC dalam hal rancangan dasar IC. Sedangkan kode VHDL dikembangkan lebih kepada persepektif “top-down”. Tentu saja, banyak perbedaan umum dan luas dalam konteks saat ini. Namun, secara jelas dan nyata, perbedaannya dapat terlihat pada syntax dasar dan metode dari kedua kode tersebut.
Hal tersebut memang bukanlah keunikan atau ciri khas VHDL. Namun, pada kenyataannya kode Verilog juga memiliki konsep sama walaupun hanya terdapat dalam sebuah “module”. Meskipun demikian, keungulan itu secara eksplisit didefinisikan dalam VHDL dan secara praktis digunakan bersama oleh rancangan multi- leveldalam VHDL. Pembagian sebuah model ke dalam beberapa bagian juga merupakan keuggulan lain dari VHDL. Misalnya, bagian interface (dalam VHDL dikenal sebagai “entity’) dan bagian kelakuan atau behaviour(dalam VHDL dikenal sebagai “architecture”). Bagian-bagian tersebut adalah pendekatan praktis yang luar biasa untuk bentuk model yang memiliki multiple behaviour dalam sebuah interface. Selain itu bentuk model tersebut memungkinkan terjadi pertukaran dan implementasi multiple secara terus menerus. Hal inilah salah satu pembeda VHDL dengan Verilog.
Entity merupakan salah satu contoh bentuk satu kesatuan dan terpisah dengan bagian yang lain. Untuk selengkapnya, beberapa uraian berikut akan menjelaskan tentang entity serta hal-hal yang terkait di dalamnya. untuk lebih jelas mengenai Entity silakan Lihat Entity pada VHDL
Simulation/simulasi
Synthesis/sintesa
FPGAs(Field-Programmable Gate Arrays)
ASICs(Aplication-Specific Integrated Circuits)
VHDL biasanya digunakan untuk menulis model teks yang menggambarkan rangkaian logika. Seperti model diproses oleh program sintesis, hanya jika itu adalah bagian dari desain logika. Sebuah program simulasi digunakan untuk menguji desain logika dengan menggunakan model simulasi untuk mewakili sirkuit logika yang antarmuka ke desain. Koleksi model simulasi ini biasanya disebut testbench.
VHDL memiliki konstruksi untuk menangani paralelisme yang melekat dalam desain perangkat keras, tetapi konstruksi (proses) berbeda dalam sintaks dari paralel konstruksi di Ada (tugas). Seperti Ada, VHDL sangat diketik dan tidak peka . Dalam rangka untuk secara langsung merupakan usaha yang umum di hardware, ada banyak fitur dari VHDL yang tidak ditemukan di Ada, seperti set diperpanjang operator Boolean termasuk nand dan juga. VHDL juga memungkinkan array untuk diindeks di ascending atau descending arah, kedua konvensi digunakan dalam perangkat keras, sedangkan di Ada dan bahasa pemrograman yang paling hanya mengindeks ascending tersedia.
VHDL memiliki file input dan kemampuan output, dan dapat digunakan sebagai bahasa untuk keperluan umum untuk pengolahan teks, tetapi file yang lebih sering digunakan oleh testbench simulasi untuk data stimulus atau verifikasi. Ada beberapa compiler VHDL yang membangun binari executable. Dalam kasus ini, ada kemungkinan untuk menggunakan VHDL untuk menulis testbench untuk memverifikasi fungsi dari desain menggunakan file pada komputer host untuk menentukan rangsangan, untuk berinteraksi dengan pengguna, dan membandingkan hasilnya dengan yang diharapkan. Namun, desainer yang paling meninggalkan pekerjaan ini ke simulator.
Hal ini relatif mudah bagi developer berpengalaman untuk menghasilkan kode yang mensimulasikan berhasil tetapi itu tidak dapat disintesis menjadi perangkat yang nyata, atau terlalu besar untuk menjadi praktis. Satu khususnya perangkap adalah produksi disengaja transparan kait daripada tipe-D sandal jepit sebagai elemen penyimpanan.
Satu dapat desain hardware di IDE VHDL (untuk implementasi FPGA seperti Xilinx ISE, Altera Quartus, Synopsys Synplify atau Mentor Graphics Designer HDL) untuk menghasilkan RTL skematik dari rangkaian yang diinginkan. Setelah itu, skema yang dihasilkan dapat diverifikasi menggunakan software simulasi yang menunjukkan bentuk gelombang input dan output dari sirkuit setelah menghasilkan testbench sesuai. Untuk menghasilkan testbench sesuai untuk sirkuit tertentu atau kode VHDL, masukan harus didefinisikan dengan benar. Sebagai contoh, untuk input jam, proses loop atau pernyataan iterasi diperlukan.
Titik akhir adalah bahwa ketika sebuah model VHDL diterjemahkan ke dalam "gerbang dan kabel" yang dipetakan ke perangkat programmable logic seperti CPLD atau FPGA , maka itu adalah perangkat keras yang sebenarnya sedang diatur, daripada kode VHDL yang "dieksekusi "seolah-olah pada beberapa bentuk chip prosesor.
Dalam kebanyakan kasus, keputusan memilih dan menggunakan kode VHDL daripada kode Verilog atau SystemC, sangat tergantung pada pilihan perancang itu sendiri dan lebih kepada ketersediaan software pendukung serta kebutuhan perusahaan.
Lebih dari satu dekade, terjadi perdebatan panjang yang tek berkesudahan diantara komunitas pengguna VHDL dengan Verilog. Mereka berdebat mengenai kode mana yang terbaik untuk digunakan dan kode apa yang lebih lengkap dalam hal aturan penulisannya. Memang diantara kedua kode tersebut memiliki perbedaan yang cukup signifikan. Namun secara filosofi konsep, perbedaan dasar dari VHDL dengan Verilog adalah mengenai konteks dari kedua bahasa itu sendiri. Verilog berasal dari tradisi “bottom-up” yang telah sering digunakan dalam industri IC dalam hal rancangan dasar IC. Sedangkan kode VHDL dikembangkan lebih kepada persepektif “top-down”. Tentu saja, banyak perbedaan umum dan luas dalam konteks saat ini. Namun, secara jelas dan nyata, perbedaannya dapat terlihat pada syntax dasar dan metode dari kedua kode tersebut.
Hal tersebut memang bukanlah keunikan atau ciri khas VHDL. Namun, pada kenyataannya kode Verilog juga memiliki konsep sama walaupun hanya terdapat dalam sebuah “module”. Meskipun demikian, keungulan itu secara eksplisit didefinisikan dalam VHDL dan secara praktis digunakan bersama oleh rancangan multi- leveldalam VHDL. Pembagian sebuah model ke dalam beberapa bagian juga merupakan keuggulan lain dari VHDL. Misalnya, bagian interface (dalam VHDL dikenal sebagai “entity’) dan bagian kelakuan atau behaviour(dalam VHDL dikenal sebagai “architecture”). Bagian-bagian tersebut adalah pendekatan praktis yang luar biasa untuk bentuk model yang memiliki multiple behaviour dalam sebuah interface. Selain itu bentuk model tersebut memungkinkan terjadi pertukaran dan implementasi multiple secara terus menerus. Hal inilah salah satu pembeda VHDL dengan Verilog.
Entity merupakan salah satu contoh bentuk satu kesatuan dan terpisah dengan bagian yang lain. Untuk selengkapnya, beberapa uraian berikut akan menjelaskan tentang entity serta hal-hal yang terkait di dalamnya. untuk lebih jelas mengenai Entity silakan Lihat Entity pada VHDL
Penjelasan Mengenai Pemrograman VHDL
4/
5
Oleh
ardhy
