 |
| Entity pada VDHL |
Pengertian Entity pada VHDL. Entity memberikan arti tentang bagaimana sebuah bagian rancangan dideskripsikan di VHDL dalam hubungannya dengan model VHDL lain dan juga memberikan nama untuk model tersebut. Di dalam entityjuga diperbolehkan untuk mendefinisikan beberapa parameter yang mengambil model menggunakan hierarki. Kerangka dasar untuk sebuah entity digambarkan sebagai berikut :
entity <name> is
….
entity <name>;
Misalkan sebuah entity diberi nama “test”, maka kerangka entity tersebut akan menjadi :
entity test is
end entity test;
atau
entity test is
end test;
Membuat entity yang memberikan gambaran port input dan output pada komponen yang akan kita buat. Misal kita akan membuat rangkaian/komponen yang kita beri nama “tutor_blog”, komponen ini menerima input yang bernama “input” yang berukuran 2 bit, kemudian “clock”, “reset”, dan “selector” yang semuanya 1 bit. Output pada komponen ini bernama “output” yang berukuran 8 bit. Gambar komponennya adalah beserta contoh penulisan ENTITY-nya sebagai berikut:
--deklarasi entity, port input dan output
ENTITY blog_tutor IS
PORT (
--input
input : IN STD_LOGIC_VECTOR(1 DOWNTO 0); --2 bit
clock : IN STD_LOGIC;
reset : IN STD_LOGIC;
selector: IN STD_LOGIC;
--output
output : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) --8 bit
);
END blog_tutor;
Penjelasan dari code di atas, kata “ENTITY” diikuti dengan nama komponen yang kita buat sekaligus nama file dot vhd yang kita buat, disini diberi nama “blog_tutor” kemudian diikuti kata “IS”. Kali ini tidak saya bahas mengenai “GENERIC”, jadi setelah kata “IS”, diikuti dengan kata “PORT” dan kurung buka, setelah itu baru kita tulis nama input dan output dari komponen yang kita buat. Tanda yang diawali dengan “- -” akan dianggap comment dan tidak akan berpengaruh apapun. Setelah itu kita tulis nama input dan output, pada code di atas ditulis nama input/output diikuti tanda titik dua (:), setelah itu kata “IN” atau “OUT”, kata “IN” jika merupakan input dan “OUT” jika merupakan output. Setelah kata “IN”/”OUT” dituliskan tipe data-nya di contoh di atas tipenya ada yang STD_LOGIC dan STD_LOGIC_VECTOR yaitu array dari STD_LOGIC, misal ukurannya 8 bit maka dituliskan (7 DOWNTO 0), misal 2 bit dituliskan (1 DOWNTO 0). Setelah itu ditutup dengan kurung tutup “)” dan tanda titik koma (;) lalu kata END nama_komponen. Perlu diingat bahwa nama port input/output atau signal/variabel tidak boleh sama dengan kata yang sudah terdapat pada VHDL misal IN, OUT, SELECT, IF, ELSE, ALL dsb. Selain STD_LOGIC, ada tipe yang lain yaitu integer, character dan real. Selanjutnya dapat melihat menggabungkan entity secara bersamaan dengan PORTS
Kamu juga dapat melihat artikel terkait :
- Konstruksi Dan VHDL Disintesis Template
- Penggambaran Sebuah Entity, Ports dan Generics
- Menggabungkan Entity Dengan Menggunakan PORTS
- Penjelasan Mengenai Pemrograman VHDL
Pengertian Entity pada VHDL
4/
5
Oleh
Unknown
