 |
| Entity dengan menggunakan ports |
port (
…list of port declarations…
);
Deklrasi port ini mendefinisikan jenis dari koneksi dan arah yang sesuai. Misalnya, deklarasi port untuk sebuah input bit adalah 1, maka digambarkan sebagai berikut :
in1 : in bit;
Dan jika model tersebut memiliki 2 input (in1 dan in2) dan satu output (out1), maka deklarasi ports dapat digambarkan berikut:
port (
in1, in2 : in bit;
out1 : out bit
);
Dengan menngunakan ports maka titik koneksi diantara entities akan berlangsung dengan efektif dalam hal proses koneksi entities satu sama lain. Selain itu, dengan menggunakan ports akan menjadikan sinyal yang ada menjadi efektif serta cocok digunakan dalam model VHDL.
Jika sebuah contoh memiliki sebuah parameter, maka contoh tersebut dapat didefinisikan menggunakan generics. Deklarasi umum dari generics ditunjukan berikut:
generic (
…list of generic declarations…
);
Pada beberapa kasus dari generics, deklarasinya mirip dari sebuah constant dengan bentuk yang ditunjukkan sebagai berikut:
param1 : integer := 4;
Misalnya saja sebuah model yang memiliki 2 generics (gain(integer) dan time_delay(time)), keduanya dapat didefinisikan dalam sebuah entity sebagai berikut:
generic (
gain : integer := 4;
time_delay : time = 10 ns
);
Constants
Selain hal-hal yang disebutkan di atas, contoh spesifik constant dapat dideklarasikan menggunakan metode sebelumnya sebagai berikut:
constant : rpullup : real := 1000.0;
Berikut akan dibahas mengenai keseluruhan sebuah entity, ports dan generics dapat digunakan secara bersama.
Kamu juga dapat melihat artikel terkait :
Menggabungkan Entity Dengan Menggunakan Ports
4/
5
Oleh
Unknown
