 |
| Entity, Ports dan Generics |
entity test is
port (
in1, in2 : in bit;
out1 : out bit
);
generic (
gain : integer := 4;
time_delay : time := 10 ns
);
constant : rpullup : real := 1000.0;
end entity test;
Dalam VHDL, desain terdiri minimal dari suatu entitas yang menggambarkan antarmuka dan arsitektur yang berisi implementasi aktual. Selain itu, desain paling impor modul perpustakaan. Beberapa desain juga mengandung beberapa arsitektur dan konfigurasi.
Sederhana DAN gerbang dalam VHDL akan terlihat seperti
(Ini adalah komentar VHDL)
Impor std_logic dari perpustakaan IEEE
library IEEE;
menggunakan IEEE std_logic_1164 semua..;
Ini adalah entitas
ANDGATE entitas
port (
I1: di std_logic;
I2: di std_logic;
O: keluar std_logic);
end ANDGATE entitas;
Ini adalah arsitektur
arsitektur RTL ANDGATE adalah
mulai
<= I1 dan I2;
akhir arsitektur RTL;
(Perhatikan bahwa RTL singkatan Register tingkat transfer desain.) Sementara contoh di atas mungkin tampak verbose untuk pemula HDL, banyak bagian baik opsional atau perlu ditulis hanya sekali. Umumnya fungsi sederhana seperti ini merupakan bagian dari modul perilaku yang lebih besar, daripada memiliki modul terpisah untuk sesuatu yang begitu sederhana. Selain itu, penggunaan unsur-unsur seperti jenis std_logic mungkin pada awalnya tampak menjadi berlebihan. Satu dapat dengan mudah menggunakan jenis bit built-in dan menghindari impor
perpustakaan di awal. Namun, dengan menggunakan ini logika 9-nilai ( U, X, 0, 1, Z, W, H, L, - ) bukan bit sederhana (0,1) menawarkan simulasi yang sangat kuat dan alat debugging ke desainer yang saat ini tidak tidak ada dalam HDL lain.
Dalam contoh berikut, Anda akan melihat bahwa kode VHDL dapat ditulis dalam bentuk yang sangat kompak. Namun, desainer yang berpengalaman biasanya menghindari bentuk-bentuk kompak dan menggunakan gaya yang lebih verbose coding untuk memudahkan pembacaan dan rawatan. Keuntungan lain untuk pengkodean gaya verbose adalah jumlah yang lebih kecil dari sumber daya yang digunakan ketika pemrograman ke Logic Perangkat Programmable seperti CPLD
Kamu juga dapat melihat artikel terkait :
- Konstruksi Dan VHDL Disintesis Template
- Menggabungkan Entity Dengan Menggunakan Ports
- Pengertian Entity pada VHDL
- Penjelasan Mengenai Pemrograman VHDL
Penggambaran Sebuah Entity, Ports dan Generics
4/
5
Oleh
Unknown
